华为何庭波再更新「韬定律」论文，有哪些关键信息值得关注？

9月4日，华为半导体负责人何庭波再次在中科院科技论文预发布平台ChinaXiv发布论文《Huawei’s τ Chip Was Supposed to Melt?》，试图从芯片内部的数据传输和电路设计解释这一现象。 今年5月，华为对外发布“韬定律”，尝试为后摩尔时代的半导体演进寻找一条新的技术路径。而此次论文更新，也是华为试图向外展示“τ芯片”是如何通过重构电路结构、缩短信号传输距离、压缩传输延迟，将“时间维度革新”转化为芯片性能、功耗、温控的突破点，同时回应堆叠芯片“高密度等于高发热”的行业质疑。 何庭波的核心观点并不是3D堆叠天然更节能，而是认为过去对芯片功耗的关注，可能过多集中在“晶体管计算”本身，却低估了数据在芯片内部移动所消耗的能量。 “我们能预见的τ的每一个未来，都成于功耗、亦败于功耗。时间余量是手段，能量才是锦标。这条定律未来十年的评判标准，不会是折叠堆叠跑得多快，而是它们奔跑时燃耗多低。那颗本该烧毁的τ芯片，反而运行得更冷，不是因为折叠才变冷，而是因为折叠本身。归根结底，τ（韬）的用武之地不止一处。”何庭波在论文中说。 芯片本该更热，为什么反而更省电？ 在何庭波看来，如果询问芯片工程师未来最重要的方向是什么，3D集成很可能会得到大量答案；但如果进一步询问，什么可能最终阻碍3D集成，很多经验丰富的工程师给出的答案则会是“热”。 原因并不复杂。把更多晶体管堆到同一块面积里，意味着单位面积内的晶体管数量增加，产生的功率最终都会转化为热量；而在垂直堆叠结构中，位于下层的晶体管产生的热量还需要穿过上层材料才能散出去。如果热量无法及时排出，芯片温度升高，就会进一步影响频率、功耗以及可靠性。 这也是为什么，在何庭波描述的传统路径中，3D堆叠似乎天然存在一个矛盾：芯片越小、晶体管越多、堆得越高，热设计压力就越大。 但何庭波认为，这里面存在一个容易被忽略的问题：芯片消耗的能量，并不只来自“计算”，还来自“移动”。 她在文章中用了一个很形象的比喻：一个人在工作日里消耗的能量，并不主要来自坐在办公桌前工作的那几个小时，通勤同样需要消耗大量能量。芯片也是如此，晶体管完成计算需要能量，而数据在晶体管、模块和不同电路之间长距离传输，同样需要消耗能量。 按照文章中的描述，在典型的智能手机工作负载中，动态功耗可能占总功耗的约90%；而动态功耗除了晶体管开关，还包括信号在金属连线中的传输。随着制程不断发展，互连电容对能耗的影响越来越重要，某些情况下，真正昂贵的并不是晶体管“思考”，而是数据在芯片内部“通勤”。 LogicFolding正是从这里切入。 何庭波表示，τ定律，并不是简单地把芯片做成多层，而是希望改变信号传播的路径。传统平面芯片中，一些关键连接需要横向跨越较长距离；LogicFolding则把部分电路重新设计成上下两层，让原本较长的水平连接转化成更短的垂直连接。 文章称，在一些典型核心中，这种方式可以将连线长度缩短约20%，关键路径上的部分连线最多可以缩短70%。在一个处理模块中，时钟布线长度缩短28%，时钟缓冲器数量也从约4.36万个减少到1.9万个。从这个角度看，所谓“折叠”并不是简单地把更多晶体管堆在一起，而是在重新安排晶体管之间的关系：少让数据跑远路。https://baijiahao.baidu.com/s?id=1875404344971551929&wfr=spider&for=pc